CPU全速運(yùn)行的時(shí)候，由表1可知。比在空閑或者休眠時(shí)消耗的功率大得多。省電的原則就是讓正常運(yùn)行模式遠(yuǎn)比空閑、休眠模式少占用時(shí)間回路電阻測(cè)試儀。類似PDA 設(shè)備中，系統(tǒng)在全速運(yùn)行時(shí)遠(yuǎn)比空閑的時(shí)候少，所以，可以通過(guò)設(shè)置，使CPU盡可能工作在空閑狀態(tài)，使用時(shí)再通過(guò)相應(yīng)的中斷喚醒CPU以恢復(fù)到正常工作模式來(lái)處理響應(yīng)的事件，然后再進(jìn)入空閑模式。因此，設(shè)計(jì)系統(tǒng)時(shí)，如果處理能力許可回路電阻測(cè)試儀電路分析，可盡量降低處理器的時(shí)鐘頻率。
研發(fā)工作大大提高了FPGA 速度和面積效率，自從 Xilinx推出 FPGA 二十多年來(lái)?？s小了FPGA 與 ASIC之間的差距，使 FPGA 成為實(shí)現(xiàn)數(shù)字電路的優(yōu)選平臺(tái)。今天，功耗日益成為 FPGA 供應(yīng)商及其客戶關(guān)注的問(wèn)題。降低 FPGA 功耗是縮減封裝和散熱成本、提高器件可靠性以及打開(kāi)移動(dòng)電子設(shè)備等新興市場(chǎng)之門的關(guān)鍵。Xilinx提供低功耗 FPGA 解決方案方面*。本文說(shuō)明如何應(yīng)用計(jì)算機(jī)輔助設(shè)計(jì) CA D技術(shù)，如 Xilinx?ISE?9.2i軟件中采納的技術(shù)，來(lái)有效降低功耗。
符合以下公式：CMOS電路中的功耗由靜態(tài)（漏電）功耗和動(dòng)態(tài)功耗兩部分組成。動(dòng)態(tài)功耗是由電路信號(hào)上的躍遷所致。
Ci表示信號(hào) i電容；fi稱為“開(kāi)關(guān)活動(dòng)率”表示信號(hào) i上的躍遷速率；V電源電壓。其中。
主要是亞閾值漏電流和柵極氧化層漏電流回路電阻測(cè)試儀。截止 MOS晶體管屬不*絕緣體，靜態(tài)功耗是電路在靜止、空閑狀態(tài)下的功耗。靜態(tài)功耗是由截止晶體管中的漏電流引起。允許其漏極與源極之間有亞閥值漏電流。柵極氧化層漏電流是由通過(guò)晶體管柵極流向其管體、漏極和源極的隧道電流所致。
致使導(dǎo)線長(zhǎng)度縮短、電容量減小以及總體動(dòng)態(tài)功耗降低。較小的工藝幾何尺寸還意味著較短的晶體管溝道和較薄的柵極氧化層，工藝尺寸縮?。ㄈ缃诓杉{ 65納米工藝的趨勢(shì)）意味著更低的電源電壓和更小的晶體管尺寸。致使靜態(tài)功耗隨著工藝尺寸縮小而增加。
每條邊線表示一個(gè)可編程布線開(kāi)關(guān)。布線器必須在源引腳和目標(biāo)引腳之間選擇一條路徑。圖中各節(jié)點(diǎn)內(nèi)部所示為該節(jié)點(diǎn)的原始成本和電容成本。若要盡量降低原始成本，該布線圖中的每個(gè)節(jié)點(diǎn)表示一個(gè)布線導(dǎo)體或邏輯塊引腳。源引腳和目標(biāo)引腳之間的布線就應(yīng)采納藍(lán)色路徑。然而，功耗監(jiān)控型流程中，布線器會(huì)使用綠色路徑，因?yàn)檫@條路徑的總體電容較低。
功耗監(jiān)控型布局與布線的結(jié)果
從而增加了內(nèi)置的自動(dòng)輸入矢量生成功能回路電阻測(cè)試儀的運(yùn)行狀態(tài)。這樣，使用傳統(tǒng)布局布線流程和上述功耗型流程兩種方法對(duì)一組工業(yè)設(shè)計(jì)進(jìn)行了布局布線。這些設(shè)計(jì)的初始輸入附加一個(gè)基于線性反饋移位寄存器 LFSR-base偽隨機(jī)矢量生成器。無(wú)需大量使用外部波形就能完成動(dòng)態(tài)功耗的板級(jí)測(cè)量。
動(dòng)態(tài)功耗降低率對(duì)于 Spartan-3FPGA 達(dá) 14%對(duì)于 Virtex-4FPGA 達(dá) 11%對(duì)于 Virtex-5FPGA 達(dá) 12%就所有設(shè)計(jì)平均而言，把這些工業(yè)設(shè)計(jì)映射到Spartan-3Virtex-4和 Virtex-5器件中。結(jié)果顯示。動(dòng)態(tài)功耗降低率對(duì)于 Spartan-3FPGA 為 12%對(duì)于 Virtex-4FPGA 為 5%對(duì)于 Virtex-5FPGA 為 7%就所有系列平均而言，速度性能下降在3%和 4%之間，認(rèn)為這樣小的性能損失在注重功耗的設(shè)計(jì)中是可以接受的考慮到這些僅僅是軟件修改的初始結(jié)果，認(rèn)為所取得的功耗效益是令人振奮的要降低微處理器內(nèi)核的Pcore功耗，就必須想法降低處理器的工作電壓和時(shí)鐘頻率回路電阻測(cè)試儀，其中降低微處理器的工作電壓是很有效的途徑，也是未來(lái)發(fā)展的趨勢(shì)，目前許多的嵌入式微處理器的工作電壓可降至2V以下。并且率的處理器都提供有多種時(shí)鐘頻率和工作電壓的選擇，以便于zui大限度地節(jié)約功耗。此外，進(jìn)行系統(tǒng)設(shè)計(jì)時(shí)，工作電壓相差不大和系統(tǒng)處理能力許可的情況下，還應(yīng)盡可能降低微處理器的時(shí)鐘頻率，現(xiàn)以起到節(jié)能的作用。以SA MSUNGS3C241032位ARM920T內(nèi)核)為例，就提供了四種工作模式：正常模式、空閑模式、休眠模式、關(guān)機(jī)模式。各種模式下的功耗如表1所列。
特別是率DC/DC變換器，表1不同工作模式的時(shí)鐘頻率與功耗對(duì)比表摘要：通過(guò)選擇低功耗器件。合理進(jìn)行電路板布線，優(yōu)化結(jié)構(gòu)級(jí)設(shè)計(jì)，進(jìn)行系統(tǒng)級(jí)功率管理，從而延長(zhǎng)電池工作時(shí)間。根據(jù)多媒體終端的要求，選擇了許多新工藝器件，極大地降低了系統(tǒng)功耗。
